工作职责：

1. 负责模拟IC设计工作，主要针对高性能PLL电路的设计与优化；
2. 设计关键模块如VCO、分频器、Loop Filter等，确保低噪声、低抖动及高稳定性；
3. 进行PLL系统级建模与仿真（如相位噪声、锁定时间、环路带宽优化），并指导版图设计以降低寄生效应；
4. 参与芯片测试与调试，分析并解决PLL相关的时序、抖动及EMI问题；
5. 及时解决芯片量产中的各种时钟相关问题。

任职资格：

1. 硕士及以上学历，微电子、电子工程等相关专业；
2. 3年以上PLL或时钟电路设计经验，有成功流片案例；
3. 深入理解PLL线性模型、相位噪声来源及环路稳定性分析；
4. 熟悉各种工艺下的模拟设计挑战（如匹配、噪声、电源抑制）。

优先考虑
- 具备高速SerDes设计经验。
- 有40nm及以下先进工艺节点设计经验。